晶體管，被譽為「20世紀最偉大的發明」。

它的出現為集成電路、微處理器以及計算機內存的產生奠定了基礎。

1965年，「摩爾定律」的提出成為半導體行業幾十年來的金科玉律。

它表明，每隔 18~24 個月，封裝在微芯片上的晶體管數量便會增加一倍，芯片的性能也會隨之翻一番。

然而，隨著新工藝節點的不斷推出，晶體管中原子的數量已經越來越少，種種物理極限制約著摩爾定律的進一步發展。

甚至有人認為摩爾定律已經結束了。

因此，為了「拯救」摩爾定律，工程師們不得不改變晶體管結構，繼續減少面積和功耗，并提高其性能。

20世紀下半葉，主要流行平面晶體管設計（Planar Transistor）。跨入2010年代，3D鰭形器件（3D fin-shaped devices）逐漸替代了平面設計。

現在，一種全新的晶體管設計結構，即全環繞柵極晶體管（GAA）成為FinFET的繼任者，并且即將投入生產。

但是，我們必須看得更遠。因為即便是英特爾提出的這種全新晶體管架構RibbonFET，我們在縮小尺寸上的能力也有局限性。

要相信， 3D堆疊的互補金屬氧化物半導體 (CMOS) 或 CFET（互補場效應晶體管）將是把摩爾定律延伸到下一個十年的關鍵。

晶體管的演變

每個金屬氧化物半導體場效應晶體管（MOSFET）都有一套相同的基本部件:

柵極疊層 (gate stack) 、溝道區 (channel region) 、源極 (source) 、漏極 (drain)

源極和漏極經過化學摻雜，使它們要么富含移動電子(n型)，要么缺乏它們(p型)。溝道區具有與源極和漏極相反的摻雜。

2011年之前的先進微處理器中的平面版本晶體管中，MOSFET的柵極疊層剛好在溝道區的上方，是用來將電場投射到溝道區域。

向柵極施加足夠大的電壓 (相對于源極) ，就會在通道區域形成一層移動電荷載流子，這樣就能讓電流在源極和漏極之間流動。

為了縮小平面晶體管設計的尺寸，一種「短溝道效應」成為物理家們的焦點。

因為隨著制程技術不斷提升時，晶體管中柵極的寬度被擠壓的越來越小。要知道，當這個柵極低于20nm時，就會對電流失控，源極的電流會穿透柵極，直接到達漏極。

這時，就會出現「漏電」現象，這會讓芯片能耗急劇上升。

為了解決這個問題，一種全新的FinFET晶體管技術提出了。它將柵極包裹在三個側面的溝道周圍，以提供更好的靜電控制。

FinFET與上一代平面架構相同的性能水平下將功耗降低了約 50%。FinFET 的切換速度也更快，性能提升了 37%。

2011年，英特爾在其推出的22nm節點上引入了FinFET，并將其用在了第三代酷睿處理器的生產。

從那時起，FinFET就成為摩爾定律的主力。

然而，我們在轉向FinFET的同時，也失去了一些東西。

在平面器件中，晶體管的寬度由光刻定義，因此它是一個高度靈活的參數。

但在 FinFET 中，晶體管寬度以離散增量（discrete increments）的形式出現，即每次添加一個鰭。這一特性通常被稱為鰭量化（fin quantization）。

盡管 FinFET 很靈活，但鰭量化仍然是一個重要的設計約束。圍繞它的設計規則，以及增加更多鰭片以提高性能的愿望增加了邏輯單元的整體面積，并使將單個晶體管變成完整邏輯電路的互連堆棧復雜化。

它還增加了晶體管的電容，從而降低了它的開關速度。因此，雖然FinFET作為行業主力為我們提供了很好的服務，但仍需要一種新的、更精細的方法。

正是這種方法引導物理學家們發明了即將推出的3D晶體管——RibbonFET。

在RibbonFET中，柵極環繞晶體管溝道區域以增強對電荷載流子的控制。新結構還可以實現更好的性能和更精細的優化。

具體來講，柵極完全圍繞溝道，對溝道內的電荷載流子提供更嚴格的控制，這些溝道現在由納米級硅帶形成。

使用這些納米帶（納米片），就可以再次使用光刻技術根據需要改變晶體管的寬度。

去除量化約束后，便可以為應用程序生成適當大小的寬度。這樣就使我們能夠平衡功率、性能和成本。

更重要的是，通過堆疊和并行操作，設備可以驅動更多的電流，不增加面積的情況下也能提升性能。

因此，英特爾認為RibbonFET是在合理功率下實現更高性能的最佳選擇。

他們將在2024年Intel 20A工藝上引入RibbonFET結構。

3D堆疊CMOS

平面型、FinFET 和 RibbonFET 晶體管的一個共同點是，都使用 CMOS 技術，如前所述，CMOS 由 n 型和 p 型晶體管組成。這一技術在20世紀80年代開始成為主流，因為它比其他替代技術吸收的電流要少得多。更少的電流意味著更高的工作頻率和更高的晶體管密度。

迄今為止，所有的 CMOS 技術將標準的 NMOS 和 PMOS 晶體管對并排放置。但是在2019年 IEEE 國際電子元件會議(IEDM)的主題演講中，提出了一個「3D堆疊」晶體管的概念，將 NMOS 晶體管置于 PMOS 晶體管之上。

在 IEDM 2020上，提出了第一個使用這種3D技術的邏輯電路的設計的逆變器。3D 堆疊 CMOS 有效地減少了一半的逆變器足跡，將晶體管面積密度提升一倍，進一步推高了摩爾定律的極限。

3D 堆疊 CMOS結構，將 PMOS 器件放置在 NMOS 器件的頂部，總面積與一個 RibbonFET 面積相同。NMOS 和 PMOS 門使用不同的金屬材料

要利用3D堆疊CMOS，要解決許多工藝集成上的挑戰，其中一些涉及到CMOS加工制造的極限。

如何實現呢？自對齊的3D CMOS的制造始于硅晶片。在晶片上，我們沉積了一層又一層的硅和硅鍺，這種結構被稱為「超晶格」。然后用光刻圖案來切除超晶格的一部分，留下一個鰭狀結構。超晶格晶體為后續開發過程提供了強大的支撐結構。

接下來在超晶格上放置一塊「假的」多晶硅，保護前者不受下一步操作的影響。這一步驟被稱為垂直堆疊的雙源/漏過程，在頂部納米帶(未來的NMOS位置)的兩端生長摻磷硅，同時在底部納米帶(未來的 PMOS位置)上選擇性地生長摻硼硅鍺。之后，在電源周圍放置電介質，通過放電使它們彼此隔離。

3D 堆疊有效地使每平方毫米 CMOS 晶體管密度翻倍，實際密度取決于所涉及的邏輯單元的復雜性。

最后是門的構建。首先移除之前安裝的假門，暴露出硅納米帶。接下來只蝕刻掉鍺硅，釋放出一堆平行的硅納米帶，這就是晶體管的溝道區域。

然后在納米帶的四面涂上一層極薄的絕緣層，這層絕緣層具有很高的介電常數。納米帶通道是如此之小，無法像平面晶體管那樣有效地以化學方式涂敷。

用一種金屬環繞底部的納米帶形成一個 p 摻雜通道，頂部的納米帶與另一個納米帶形成一個 n 摻雜通道。這樣，門堆棧構建完成，兩個晶體管安裝完畢。

這個過程可能看起來很復雜，但它比另一種技術( 順序3D堆疊 )要好。如果使用后者，NMOS 器件和 PMOS 器件要安裝在分離的晶片上，然后把兩者合在一起，將PMOS層轉移到 NMOS 晶片上。而自對齊3D堆疊方法加工步驟較少，可以更嚴格的控制制造成本。

而且更重要的是，這種自對齊方法還避免了在連接兩片晶圓時可能發生的對準錯誤問題。制作所有需要的連接到3D堆疊CMOS 挑戰性很高。電源連接將需要從下面的設備堆棧。在設計上，NMOS 器件[上]和 PMOS 器件[下]有單獨的源/漏接觸，但是兩個器件共用一個柵極。

值得注意的是，需要優化 NMOS 和 PMOS 之間的垂直間距：如果太短，就會增加寄生電容，如果太長，就會增加兩個設備之間互連的電阻。無論哪種極端情況都會導致電路變慢，消耗更多的電力。

許多設計研究，如美國 TEL 研究中心在 IEDM 2021會議上提出的一項研究，提出在3D CMOS 有限的空間內提供所有必要的互連，這樣做不會顯著增加它們構成的邏輯單元的面積。該研究表明，在尋找最佳互連選擇方面存在許多創新的機會。

摩爾定律的未來

有了帶狀場效應晶體管和3D CMOS，我們就有了一條為摩爾定律續命明確路線，至少可以續到2024年以后。

在2005年的一次采訪中，摩爾定律的提出者戈登 · 摩爾承認「自己時不時地對取得的進步感到驚訝」。

他說，「一路走來，有好幾次我都以為我們已經走到了盡頭，結果我們的創意無限工程師們想出了克服困難的辦法。」

隨著晶體管制造工藝經過 FinFET，并隨著不斷優化來到RibbonFET時代， 最終向3D堆疊 CMOS工藝的邁進，我們預計，留給戈登·摩爾先生的驚訝不久還會到來的。