目前雷達芯片中GaAs（砷化鎵）技術(shù)已經(jīng)被淘汰，SiGe（硅鍺）主要用于LRR芯片組。從SiGe到CMOS的過渡始于NXP在2015年推出的用于后向雷達的Dolphin芯片組。CMOS技術(shù)將雷達功能進一步整合到單個芯片上，實現(xiàn)了大規(guī)模量產(chǎn)并降低了成本。

向CMOS技術(shù)的轉(zhuǎn)變使得混合信號和射頻功能被整合到單個AFE（模擬前端）芯片上，并將功率放大器功能進一步整合到MMIC（單片微波集成電路）上。

更先進的節(jié)點

雷達芯片組的下一個趨勢是向更小的工藝節(jié)點發(fā)展，以提高集成度，從而降低尺寸和功耗。

Infineon的MMIC發(fā)展到了28nm CMOS。Bosch正在利用Global Foundries的22FDX工藝技術(shù)，采用22nm FD-SOI（Fully-Depleted Silicon-on-Insulator）。NXP的雷達芯片組平臺正在轉(zhuǎn)向16nm TSMC FinFET，以支持其成像雷達產(chǎn)品，并制定了向更小節(jié)點發(fā)展的路線圖。

芯片平臺策略

另一個趨勢是，汽車半導(dǎo)體供應(yīng)商正在開發(fā)一個芯片組平臺，可以覆蓋所有類型的汽車?yán)走_，從角雷達SRR到4D成像雷達LRR，通過“級聯(lián)”幾個芯片來提供成像雷達所需的高性能，同時利用規(guī)模效益來降低單位成本。

比如，Infineon的RASIC MMIC與AURIX TriCore MCU，和NXP的TEF82xx MMIC與S32R MCU。

通過級聯(lián)，供應(yīng)商可以利用低成本、低分辨率2D雷達的技術(shù)，來支持高性能4D成像雷達的新興需求，但無需為后者開發(fā)和生產(chǎn)定制與分立產(chǎn)品。例如，NXP提供額外的TEF82xx收發(fā)器，并將MCU換成S32R45用于成像雷達。

但也有一些成像雷達開發(fā)商聲稱，級聯(lián)策略不能提供足夠的虛擬通道，所以不能提供足夠的分辨率。使用”級聯(lián)“解決方案的多個芯片和尺寸也會導(dǎo)致功耗和尺寸的更大問題。

處理器

雷達處理器通常使用32位MCU。但未來汽車?yán)走_的性能會不斷提高，需要額外的處理能力，從密集的點云分析到使用AI算法來識別FoV中的目標(biāo)物體等。處理性能、復(fù)雜性、尺寸和功耗等諸多挑戰(zhàn)的出現(xiàn)，有人提出使用多個處理器或ASIC的多通道成像雷達的概念。隨著IVN的限制，邊緣處理將在未來的雷達中至關(guān)重要。

現(xiàn)有汽車?yán)走_中的典型MCU主要包括有以下幾種。Infineon Aurix TC3A三核MCU，頻率300MHz；NXP S32R294雙核MCU（有雙鎖步內(nèi)核），頻率500MHz；Renesas RH850/V1R-M雙核MCU，頻率320MHz（3.2 DMIPS/MHz）；Calterah Alps SoC有一個ARC EM6 CPU，頻率300MHz。

用于汽車?yán)走_的典型加速器包括，Infineon SPU 2.0（與Aurix TC3A MCU一起使用）；TI AWR1234 SoC中的DSP，能夠在成像雷達中生成點云，進行物體分類；Xilinx FPGA和相關(guān)的MPSoC等。

Xilinx的FPGA加速器

FPGA因其并行處理架構(gòu)，可以提供未來雷達所需的高性能。但Tier1仍然認為價格太高。

部分Tier1甚至打算在成像雷達中使用帶加速器的多核MCU。成像雷達初創(chuàng)公司Zendar將在其兩個參考設(shè)計傳感器中使用標(biāo)準(zhǔn)SoC，而Metawave將利用現(xiàn)有的IC供應(yīng)商來開發(fā)其Marconi PoC的AiP（Antenna in Package）雷達。

大陸將使用Xilinx UltraScale+ MPSoCs。ARS540 LRR 4D成像雷達有196個虛擬通道，處于在研成像雷達領(lǐng)域中的高端產(chǎn)品，但仍遠低于高分辨率LiDAR。在成像雷達開發(fā)商中，還有兩家已量產(chǎn)出貨的Tier1也在使用Xilinx的產(chǎn)品。

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FPGA可以提高處理性能，包括處理增加的數(shù)據(jù)量、執(zhí)行復(fù)雜計算的能力，以及在云端實現(xiàn)軟件分析和更新車載軟件。

雖然成本很高，但需要處理的信號數(shù)據(jù)量將從現(xiàn)有2D雷達的水平大幅增加，從大約10MBPS增加到約30GBPS。以太網(wǎng)還不能將原始數(shù)據(jù)發(fā)送到中央處理器，因此像FPGA這樣的高性能邊緣計算是必要的。雖然Metawave說Nvidia等公司的GPU比FPGA性能更好，但集中計算和高功耗意味著它們不適合像雷達這樣的邊緣處理應(yīng)用。隨著未來汽車的其他應(yīng)用對高性能處理的需求不斷增加，如ADAS，這些應(yīng)用有更多的具體要求，據(jù)說對ASSP（Application Specific Standard Products）的需求正在減少。

不僅數(shù)據(jù)水平具有挑戰(zhàn)性，數(shù)據(jù)信號的計算在成像雷達中也是四倍以上。成像雷達中的信號處理技術(shù)并不新鮮，但開發(fā)商之間沒有共性，還沒有整合。

FPGA還能實現(xiàn)OTA更新，并能使用云分析技術(shù)來驗證軟件算法是否能進行物體分類。

同時，大部分LiDAR和成像雷達初創(chuàng)公司堅持認為，他們會開發(fā)自己的ASIC，以提高數(shù)據(jù)處理效率，降低尺寸和功耗。但對于汽車領(lǐng)域的新玩家來說，芯片自研是一個挑戰(zhàn)，他們的ASIC缺少降本所需的規(guī)模。

隨著越來越多的傳感器概念，對基于FPGA的需求將增加，這樣就可以使FPGA供應(yīng)商的成本降低。

EnSilica協(xié)處理器

嚴(yán)格來說，EnSilica eSi-ADAS協(xié)處理器不是加速器，它將目標(biāo)跟蹤處理從雷達的ECU中釋放了出來，使ECU能夠?qū)Ｗ⒂诎踩P(guān)鍵決策，如物體分類和傳感器融合。目前eSi-ADAS已是第三代產(chǎn)品。

據(jù)稱eSi-ADAS可以降低ADAS系統(tǒng)的成本，減少功耗，加快實時跟蹤，最大延遲為20毫秒。

該協(xié)處理ASIC基于TSMC 180nm、24-pin QFN封裝，符合AEC-Q100-2并支持ISO 26262功能安全。

它還支持基于攝像頭的ADAS和其他汽車領(lǐng)域，包括數(shù)字儀表、電動化動力系統(tǒng)和信息娛樂系統(tǒng)。

其它要求

IVN

汽車?yán)走_通常需要與CAN總線聯(lián)網(wǎng)，2012年發(fā)布的CAN-FD和2018年發(fā)布的CAN-XL分別提供5/10MBPS的帶寬。

未來可能會慢慢轉(zhuǎn)向汽車以太網(wǎng)，但受到高成本、向集中式處理架構(gòu)變化還沒那么快，還有其他高帶寬IVN協(xié)議（如MIPI CSI-2）的競爭使用的阻礙。

在未來，雷達有可能成為”啞傳感器“，其處理過程被轉(zhuǎn)移到中央自動駕駛處理模塊，用于傳感器融合。但成像雷達的高數(shù)據(jù)速率和數(shù)據(jù)壓縮會給集中式架構(gòu)帶來挑戰(zhàn)，特別是攝像頭和激光雷達的分辨率也在提高，比如800MP的攝像頭和高清環(huán)視系統(tǒng)等紛紛上車。

因此，至少在中短期內(nèi)，傳感器邊緣處理仍將是一種主流的處理拓撲架構(gòu)，使FPGA等供應(yīng)商受益。到目前為止，車廠還沒有確認他們對ADAS和AD的處理架構(gòu)和傳感器的計劃，只有少數(shù)廠商使用集中式域控。但一旦帶寬問題被克服，像Echodyne等認知型雷達概念將實現(xiàn)傳感器的集中控制。

內(nèi)存

汽車?yán)走_通常需要2MB左右的RAM閃存。但隨著性能的提高，對內(nèi)存的要求也在提高。

NXP S32R294有兩個e200z7 32位處理內(nèi)核，有5.5MB的SRAM，比之前Qorivva MPC577xK的1.5MB有所增加。

Infineon在2019年10月推出了TC3A，有四個300MHz的TriCore處理內(nèi)核，兩個額外的鎖步內(nèi)核，SPU 2.0 DSP和6MB的嵌入式SRAM。

TI的AWR1642有一個ARM Cortex-R4F 32位200MHz的處理內(nèi)核，有256kB的程序RAM和192kB的數(shù)據(jù)RAM。它還有一個600MHz的C674x DSP，32kB的L1P、32kB的L1D和256kB的L2內(nèi)存以及768kB的L3雷達內(nèi)存。總的來說，AWR1642中嵌入了約1.5MB的內(nèi)存。